TSMC запустит массовое производство по оптимизированному 3-нм техпроцессу N3P уже в этом году

[Ippolitovich]

На традиционном весеннем технологическом симпозиуме TSMC представила обновлённую информацию о состоянии своих текущих и будущих 3-нм техпроцессов. Технология N3E применяется в серийном производстве с четвёртого квартала 2023 года, в этом году будет запущено массовое производство по техпроцессу N3P, который сохранит преемственность по технологической оснастке и средствам проектирования. Кроме того, N3P призван обеспечить снижение уровня брака при производстве чипов. TSMC сообщает о высоком уровне выхода годной продукции у 3-нм технологического процесса второго поколения N3E. По данным компании, плотность дефектов D0 в N3E находится на одном уровне с 5-нм техпроцессом N5. Это немалое достижение, учитывая дополнительные сложности, связанные с разработкой последнего, ещё более совершенного поколения технологии FinFET. Передовые клиенты TSMC, такие как Apple, только что выпустившая процессор M4, смогут относительно быстро воспользоваться преимуществами улучшенного технологического узла.

 

 

Техпроцесс N3E представляет собой упрощённую версию N3B, в которой исключены некоторые уровни EUV и не используется двойное экспонирование. Это снижает себестоимость производства и увеличивает производительность, хотя за это приходится платить некоторым снижением плотности транзисторов. В отличие от оригинального N3B, чей производственный цикл будет относительно коротким, поскольку единственным его крупным заказчиком выступила Apple, N3E будет востребован широким кругом клиентов TSMC, в том числе многими крупнейшими разработчиками чипов. На сегодняшний день N3P завершил весь квалификационный цикл испытаний, по данным компании его показатели выхода годной продукции будут близки к N3E. Благодаря применению оптической усадки, техпроцесс N3P позволяет разработчикам процессоров либо увеличивать производительность на 4 % при тех же токах утечки, либо снижать энергопотребление на 9 % при тех же тактовых частотах. N3P также призван увеличить плотность транзисторов на 4 % для «смешанной» конструкции чипа, к которой TSMC относит процессоры, состоящие на 50 % из логических схем, на 30 % из SRAM и на 20 % из аналоговых схем.

 

 

Поскольку N3P является дальнейшим развитием N3E, он совместим со своим предшественником с точки зрения IP-блоков, правил процессов, инструментов разработки и методологии электронного проектирования (EDA). TSMC ожидает, что к концу года на большей части производства будет использоваться N3P, так как он обеспечивает более высокую производительность при меньших затратах.