Intel, Marvell и Synopsys готовятся к DDR6 — скорость контроллеров на базовом уровне достигнет 224 Гбит/с

[душман]

С 18 по 22 февраля в Сан-Франциско пройдёт очередная конференция IEEE Solid State Circuit, где ведущие разработчики чипов расскажут о перспективных проектах. В частности, компании Intel, Marvell и Synopsys сообщат о собственных разработках в области сигнальных интерфейсов оперативной памяти будущего. Каждая из них представит схемотехнику для 3-нм техпроцессов со скоростью до 224 Гбит/с.

Ожидается, что в 2024 году будут приняты спецификации стандарта памяти DDR6. Скорость передачи данных по каждому контакту шины данных будет лежать в пределах от 12,8 Гбит/с до 17 Гбит/с. Очевидно, что для этого нужны обновлённые протоколы и новые схемотехнические решения. Компании Intel, Marvell и Synopsys каждая по-своему готовится к появлению DDR6 и будущих версий оперативной памяти, о чём они обещают подробнее рассказать в феврале.

В докладе компании Intel будет затронут аспект организации физического уровня (PHY) сигнального интерфейса памяти, который, как нетрудно догадаться, по своей сути аналоговый. На этом этапе важно снизить уровни шумов и обеспечить наилучшую синхронизацию сигналов, что, в свою очередь, зависит от характеристик транзисторов и напрямую от техпроцесса производства контроллеров. Сообщается, что Intel адаптировала схемотехнику ЦАП для 3-нм транзисторов FinFET. 

Уровень потребления составит 3 пДж/бит, что очень хорошо, ведь рост потребления должен быть сдержан даже в случае увеличения пропускной способности. Компания Synopsys, со своей стороны, представит лицензируемую (IP) схемотехнику для приёмопередатчика с похожими характеристиками. Решение Synopsys также обеспечит максимальную скорость интерфейса до 224 Гбит/с с потреблением до 3 пДж/бит. Схемотехника Synopsys также рассчитана для техпроцесса FinFET класса 3 нм. Это, кстати, оставляет за скобками компанию Samsung, которая в рамках 3-нм производства переходит на транзисторы с круговым затвором (GAAFET).